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CAT24C03, CAT24C05
SCL
SDA
START
CONDITION
Figure 2. START/STOP Conditions
STOP
CONDITION
1
1
0
0
1
1
0
0
A 2
A 2
A 1
A 1
A 0
a 8
R/W
R/W
CAT24C03
CAT24C05
Figure 3. Slave Address Bits
BUS RELEASE DELAY (TRANSMITTER)
BUS RELEASE DELAY
(RECEIVER)
SCL FROM
MASTER
1
8
9
DATA OUTPUT
FROM TRANSMITTER
DATA OUTPUT
FROM RECEIVER
START
ACK DELAY ( v t AA )
Figure 4. Acknowledge Timing
ACK SETUP ( w t SU:DAT )
SCL
t F
t LOW
t HIGH
t LOW
t R
t SU:STA
t HD:STA
t HD:DAT
t SU:DAT
t SU:STO
SDA IN
t AA
t DH
t BUF
SDA OUT
Figure 5. Bus Timing
http://onsemi.com
5
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